MIPS 推出新一代 Aptiv 處理器

    為數(shù)字家庭、網(wǎng)絡(luò)和移動應用提供業(yè)界標準處理器架構(gòu)與內(nèi)核的領(lǐng)導廠商美普思科技公司 (MIPS Technologies, Inc)宣布推出了新一代 Aptiv微處理器內(nèi)核，包括 proAptiv、interAptiv 和 microAptiv 系列產(chǎn)品，可為 目標市場提供三種不同的性能水平。

    基于MIPS32™ Release 3架構(gòu)，這些新產(chǎn)品將增強 MIPS 在家庭娛樂和網(wǎng)絡(luò)市場的領(lǐng)導地位，并向海量的嵌入式系統(tǒng)延伸，同時成為移動市場中富有競爭力的替代解決方案。對移動設(shè)備來說，Aptiv可為平板電腦和智能手機的應用處理器提供頂尖的多核性能，為基帶處理提供高效的多線程技術(shù)，并為觸摸屏控制器、SIM卡和安全、以及 GPS 等嵌入式控制和應用提供入門級性能。

    ProAptiv 系列的重要特征：

    領(lǐng)先的高端 CPU 性能與效率，超過4.4 CoreMark/MHz 和 3.5 DMIPS/MHz 1的性能，比同類競爭 內(nèi)核IP 2相比明顯更小的硅面積

    是高端移動設(shè)備和智能家庭娛樂產(chǎn)品等聯(lián)網(wǎng)消費電子產(chǎn)品的應用處理器和網(wǎng)絡(luò)應用中控制處理器的理想選擇

    高效的頂級性能，可減少許多移動應用中諸如“big.LITTLE”等額外的電源管理設(shè)計開銷

    比老一代MIPS32 74K™/1074K™ 超標量單核/多核產(chǎn)品高 60%-75% 的 CoreMark 和DMIPS 分數(shù)

    每個內(nèi)核1 至多個線程高度可擴展，并能在多核同步處理系統(tǒng)（CPS）下實現(xiàn)最多可達六個內(nèi)核的多核系統(tǒng)

    主要的架構(gòu)特性和增強功能：

    高性能多發(fā)射、深度亂序執(zhí)行架構(gòu)以及先進的分支預測

    新款更高性能的浮點運算單元（FPU），與內(nèi)核 1 :1 的時鐘頻率，雙精度執(zhí)行

    單核或多核（最多為 6核）配置

    增強性能的緊耦合第二代一致性管理器和L2 二級高速緩存控制器，實現(xiàn)更低的系統(tǒng)總延時

    MIPS ASE v2數(shù)字信號處理（DSP）架構(gòu)擴展

    高效的增強虛擬地址（EVA），32位地址下實現(xiàn)3GB以上 的用戶空間訪問

    interAptiv 系列的重要特性：

    interAptiv 內(nèi)核采用平衡的9級流水線設(shè)計和多線程技術(shù)，可提供領(lǐng)先的性能與效率，能以比同類競爭內(nèi)核更小的晶圓面積實現(xiàn)多出 50% 以上的 CoreMark/MHz

    適合需要并行處理和對成本和功耗優(yōu)化要求比較高的應用，如智能網(wǎng)關(guān)、LTE基帶處理、SSD 控制器和汽車電子等

    每個內(nèi)核具備 1 至多個線程的可擴展性解決方案，并能在多核同步處理系統(tǒng)（CPS）下提供最多四核的多核方案

    特性和增強功能：

    多線程流水線實現(xiàn)了雙虛擬處理器，可被 SMP Linux 操作系統(tǒng)視為兩個完整的 CPU

    硬件QoS、線程管理和線程間通信支持，能為實時應用實現(xiàn)最佳控制

    增強性能的緊耦合第二代一致性管理器和L2 二級高速緩存控制器，實現(xiàn)更低的系統(tǒng)總延時

    支持多達兩個 I/O 一致性管理單元

    內(nèi)核和 CPS 級功耗管理

    L1 一級數(shù)據(jù)高速緩存、L2 高速緩存和數(shù)據(jù) SPRAM支持 ECC

    高效的增強虛擬地址（EVA），32位地址下實現(xiàn)3GB以上 的用戶空間訪問

    可選的浮點運算單元

    microAptiv 系列的重要特性：

    低功耗、緊湊、實時性，以廣受歡迎的MIPS32 M14K™以及 microMIPS™ 代碼壓縮指令集架構(gòu)為基礎(chǔ)，并集成了標準 I/O 接口

    集成 DSP 和 SIMD功能，可滿足工業(yè)控制、智能儀表、汽車和有線/無線通信等各種嵌入式應用的信號處理需求

    利用高效的 5 級流水線，能以 microMIPS 模式達到 3.09 CoreMark/MHz 和 1.57 DMIPS/MHz1，與競爭對手相比，性能分別高了 40% 和 25%2

    面向微控制器和嵌入式應用，可提供 MCU 和 MPU（集成Cache/MMU）產(chǎn)品版本

    與上一代 MIPS 內(nèi)核和同類競爭產(chǎn)品相比，可提供更為廣泛的控制和 DSP功能和性能

    新的存儲保護單元以增強程序代碼和數(shù)據(jù)的安全性，microMIPS 執(zhí)行模式、安全調(diào)試模式和2線 cJTAG 支持

    關(guān)于 CoreMark 基準測試

    EEMBC 開發(fā)的 CoreMark 基準測試是專為測試處理器內(nèi)核所設(shè)計的簡單而先進的基準測試。運行 CoreMark 會產(chǎn)生一個分數(shù)，能讓使用者在不同處理器間快速進行比較。更多信息請訪問：http://www.coremark.org。